标签：DAC5681Z

DAC5681Z芯片 CONFIG10中低三位DLL_ifixed(2:0)取值

2019-09-19Data Converters阅读(261)赞(0)

手册中只列出了4种情况，其他取值比如“001”呢？还有就是不太理解这里的delay range 是什么含义呢？ user151383853：其他的配置应该也是 do not use 吧, 估计是芯片厂家用来内部测试...

2019-09-12Data Converters阅读(279)赞(0)

想请教下关于DAC5681Z的使用问题，具体如下：利用两个OSERDES原语模块（时钟相同）分别产生随路时钟DCLK和16bit数据，想问下这样有什么问题吗？会不会不满足DAC芯片的建立时间要求呢？以及当DCLKP/N=96MHz，输入...

2019-03-20Data Converters阅读(384)赞(0)

可以由不同模块产生吗？如果是的话，怎么做到使数据和时钟同步呢？ user151383853：数据和时钟是紧密结合的。不能单独 Kailyn Chen：这个是LVDS 的clock和data，不可以由不同模块产生。LVDS的clock用于...

2019-03-16Data Converters阅读(274)赞(0)

以DAC5681z为例，DAC芯片从FPGA读数据，然后按照自己的采样速率CLKIN/CLKINC 每隔16bit转换成1个电平值，为什么还需要一个DCLKP/N呢？ user151383853： External clock input ...

2019-02-26Data Converters阅读(243)赞(0)

不太明白CLKIN CLKINC和DCLKP/N 有什么差别呢功能是什么呢？看文档没看明白以及哪个是DAC工作频率？对于DAC，工作频率是采样频率吗？谢谢了 user151383853：从这个图看, 上面是 DAC 时钟发生器, 下面...