标签：Cache

2020-02-14C6000_Multicore阅读(278)赞(0)

什么时候要考虑cache缓存和数据的一致性？ 如果L1P，L1D,配置为cache，程序在L2中运行，需要吗？ Shine： 如果是同一个core的L1和L2之间的一致性由硬件维护，不需要手动维护，请参考下面的编程手册6.2 Cache a...

2019-10-16C6000_Multicore阅读(257)赞(0)

TI专家，你好， 多核间数据交互调试。 开了L1Dcache。每个SL2中的数据都留了64B，满足cache linesize要求。每个核访问相对应的内存空间，即多核不会同时访问同一个共享内存。 在核0中，完全正常。WritebackCac...

2018-08-31C6000_Multicore阅读(257)赞(0)

本人测试DSPC6678通过EMIF写nandflash（MT29F8G16A）的速度为21Mbit/s，但根据nandflash数据手册，tPROG=200us的时间估算，最大速度应该是78Mbit/s。 我测试的时间分布是，T writ...

2018-07-13SITARA_ARM阅读(219)赞(0)

Arm和运行linux系统，dsp核运行ti-rtos系统，系统中有一块共享的内存如：0x95800000,范围1MB。DSP对此内存启用了cache。假设有如下结构体：  typedef union { &n...

2018-02-11C6000_Multicore阅读(336)赞(0)

请教大家 在运算中对点数很长的数据进行取模是不是很费时间 那请问大家有没有费时比较少的程序呢  比方说近似算法？ 求指导！ Shine： 是否有参考下面的帖子？ e2echina.ti.com/…/113664

2017-04-21C6000_Multicore阅读(223)赞(0)

在6678平台上，cache整个无效L1D和L2均导致程序跑飞，但是无效单个地址则正常。求高手解答！ Shine： 请看一下是否cache里原本有用的数据被无效了导致代码跑飞。http://processors.wiki.ti.com/in...

2016-12-31C6000_Multicore阅读(296)赞(0)

工程师您好！        刚开始学习使用EVMC6678LE开发板开发多核DSP程序。遇到两个问题： 1）程序中计划将Core0作为主核负责控制、通信，Core1~7负责跑算法程序。Core0的程序...