c6678 srio 提示有误
c6678DSP只用了一个core与FPGA采用rapidIO进行通信,rapidIO是TI的历程,rapidIO初始化是成功的,采用SWRITE(流操作)的方式往FPGA写数,每次往FPGA写232个字节时,会有打印信息提示: SRIO_...
c6678DSP只用了一个core与FPGA采用rapidIO进行通信,rapidIO是TI的历程,rapidIO初始化是成功的,采用SWRITE(流操作)的方式往FPGA写数,每次往FPGA写232个字节时,会有打印信息提示: SRIO_...
各位专家好! 测试环境:6678+CCSv5.2 使用论坛中例程K1_STK_v1.1中的SRIO程序,进行SERDES_Loopback测试,测试速率5G,参考时钟312.5M(与例程相同),测试结果与例程文档中给出的参考结果不同: 其中...
您好! 我在自己的6678板子上运行论坛给的SRIO的例程,由于板子上没有DDR,因此运行到DDR初始化的代码中时,打印信息提示DDR没有初始化成功。为此,删除了DDR初始化的函数KeyStone_SRIO_init,再运行函数时,程序打印...
各位大神们! 急求一段dsp作为从属,通过SRIO接收FPGA数据的例程! 主要是需要配置什么寄存器? 需要配置RX模式吗? 接收端是如何解析数据包的呢?需要通过编程实现吗? 谢谢大家了!! Thomas Yang1: 请问您是想采用哪种传...
我是个DSP新手,还没入门,用6678的EVM调试SRIO ,例程为网上下载的Keystone例程,调试出现下面的情况: Enable Exception handling… External exception happene...
各位大神们好,小弟最近遇到一些关于6678三个核启动加载的问题,希望不吝赐教: 1)之前在自己开发的板子上跑了两个核,一直没有问题,现在多开了一个核跑新加的算法,在线跑可以工作,但是烧写进去之后启动...
关于两者之间的SRIO通讯,时钟是各自设计一个时钟,还是用同一个时钟信号驱动? Denny%20Yang99373: 各自serdes时钟,会自动同步
您好 C6678,调试SRIO,输入始终312.5MHz,配置为1x,1.25GHz 速率,初始化到wait_SRIO_PLL_LOCK 始终通不过,查看资料显示不能lock输出频率,请问这个怎么进行修改 shixu...
现在已经测试了,在c模式或者log_tgt_id_dis 失效的条件下,doorbell多播可以使用, 也即是同一个SRIO交换机上有4个DSP,一个dsp发送目的地址为多播地址的doorbell其他3个DSp能收到。 现在测试messag...
多个6678同时向同一个片6678发起SRIO数据传输,是不是会出现竞争现象?1片6678只有1个SRIO接口,如果有20片6678同时向同一片发起SRIO数据传输请求,那么是不是会出现SRIO总线竞争呀?小弟目前就出现问题了。 Thoma...