CDCE925时钟输出电压幅值与输出频率关系

最近调试CDCE925发现这样一个现象：输出时钟的电压幅值范围与输出频率高低有关系。同一个PLL输出的两个时钟（例如74.25MHz和148.5MHz），高频时钟的电压peek-peek大概是2.4V左右，而低频时钟大概在5V左右。请问这是925的特性吗？可以让输出时钟的电压幅值范围一致吗？

PS：手册上描述分频公式的部分提到fvco范围是100-200M。可是手册的feature部分提到是230M。请问确切的范围是多少？

Decapton Wang：

1. 建议你确认一下你的电源电压是多少V。因为CDCE925手册第1页已经明确指出，输出的供电是3.3V或2.5V。手册第4页的推荐值也指出，VDDOUT从2.3~3.6V，在这样一个电压下，输出的LVCMOS时钟峰峰值怎么能达到5V？是不是你直接给了一个5V的VDDOUT？

2. 手册21页下方的两个例子，一个fvco=108M，另一个fvco=148.5M，的确都在100M~200M之间。但是21页也指出80M<=fvco<=230M；同时手册第6页也明确指出了fvco的范围是80M~230M，所以确切的范围应该是这个。