如何在CDCE62005里面产生稳定的156.25MHz

大家好，我之前自己设计了CDCE62005里面的寄存器的值，其中，输入时钟是PRI的100MHz LVDS时钟，需要的1路2路输出为156.25MHz LVDS标准。可是，在我将这个时钟输出给DSP 6678的SRIO参考时钟时，SRIO的PLL不能lock，请问有专家能帮我改正一下我的寄存器的值吗？让CDCE62005产生一个更加稳定的时钟。谢谢。这是我之前设计的值。

reg    [31:0]  write_reg0  = 32'he9840320;             reg    [31:0]  write_reg1  = 32'he9840301;             reg    [31:0]  write_reg2  = 32'he9400002;             reg    [31:0]  write_reg3  = 32'heb400003;             reg    [31:0]  write_reg4  = 32'he9400014;             reg    [31:0]  write_reg5  = 32'h103c0bf5;             reg    [31:0]  write_reg6  = 32'h84be09a6;          

Seasat Liu：

Lee

您可以看手册的第23页。这里提供了一个25Mhz输入时的156.25M 输出的寄存器列表。

另外，您可以下载一个62005的评估版的软件（免费的），然后在里面一配置，寄存器就出来了

Robin Feng：

你是否有做VCO CAL?配置流程参考手册36页:Figure 23. CDCE62005 Device State Control Diagram

da yin：

回复 Robin Feng:

请教一下，我的需要的频率改了，Lopp filter 中的值要相应变化吗？怎么变呢？

da yin：

回复 Robin Feng:

请教一下，我的需要的频率改了，Lopp filter 中的值要相应变化吗？怎么变呢？