TI中文支持网我现在用codeloader导出register的值，然后通过spi去配置芯片，发现两个STATUS_LD一直是低，不lock。而且我配置的输出100MHz，示波器测出来总是98MHz左右的。当我慢慢调高输出的时钟，测出来会发现频率变成102MHz了。它的输出时钟频率会跳过中间的100MHz。下面是我的一些配置截图。PLL1的CLKin我选择的是CLKin1 ，CLKin1的122.88MHz是另外一个时钟芯片的配置输出时钟给他的。PLL2的OSCin是外部晶振提供的。
Jason Shen：
请问下使用的是我们的评估板还是自己做的板子？ 如果是评估板请参考评估板手册，第一步先让其锁定，第二步看频率是否对的。
调节锁定可以调节环路增益等实现。
gntgnt gnt：
回复 Jason Shen:
是用这个芯片自己做的板子，调节环路增益有指导吗？因为我试着去设置过R N这些，没有效果。现在示波器量出来的输出时钟的相位是锁定了，示波器量出来的，但是两个PLL的STATUS_LD还一直输出是低，就还是没有真正锁住。
gntgnt gnt：
回复 Jason Shen:
评估板上面只用了OSCin的N端，另一P端不可以用吗？
gntgnt gnt：
回复 Jason Shen:
现在已经解决了，后来就是发现这个晶振给lmk芯片的的单端时钟质量太差了，把晶振的另一P端也接上去之后，就可以lock了。我用的这个晶振CP304HA-DA它输出时钟电平标准是LV-PECL的，跟你们评估板子上的好像还不一样。
