TI中文支持网对于要求精度比较高的情况，adc dac的时钟应该如何布局， 要求时钟到达dac的抖动最小（时钟源本身会选择抖动小的）， 是否需要时钟源和模拟板子在一个板子上最好？ 因为初步打算是晶振放在另外的纯数字板上，主要是担心晶振放在模拟板上会影响模拟电路性能， 但是这样的话时钟就要用软排线在两个板间传输，这样时钟会不会抖动变大？
user5317362：
回复 Kailyn Chen:
谢谢，我贴上一个方案图，是模拟板子部分，如此的话，把晶振放到模拟板如图。 电源划分基本也是和地一样的，只是模拟地区域对应的电源部分分成了正5v和负5v。 途中有三个信号需要跨界到模拟区，就是dcdc的正负6v，和时钟，这么做有什么问题么？ 我比较担心的是0欧的电阻位置，是否需要安放在三个信号跨界的附近比较好？ 另外排线是40mm长，晶振是飞秒级的，如果走排线会恶化到ps级么
user5317362：
回复 Kailyn Chen:
还有一个问题，就是我需要做双晶振的mux，lmk00804b这个芯片适合吗，以前没用过，我看datasheet貌似可以，它只是要求slew rate越大越好，我找的晶振是rise time =3ns的，这个芯片的说明显示additive抖动0.2ps，这是在100mhz时。 但是我的晶振是49m的，它没有说明对应的additive 抖动
user5317362：
回复 Kailyn Chen:
顺带还有一个问题，我把dcdc从模拟板移走了，换上了两个晶振，但是这两个vcxo晶振太大了，而且两个靠很近，占据了模拟板近1/4空间，每个是14×9
mm。 这样会不会有问题？ 上面的那个小方框是时钟选择芯片LMK00804B。
