TI中文支持网原理图参照EVM板原理图，区别：1、时钟是外部晶振25M，EVM是27M晶体；2、DDR2选择MT47H32M16HR-37IT,EVM是MT47H32M16BN-37E;3、DDR_VDDDLL电阻用0R，原图0.1R，（没买到）；4、DSP芯片TMS320C6424ZWT-600，原图-700。
软件环境相同为CCS3.3，测试程序用EVM的DDR测试程序，修改了PLLM2使DDR_CLK和EVM相同162M。
测试结果：1、直接运行测试程序，第一次读写就错误，退出；2、配置完成后，用CCS直接访问DDR地址0x80000000，写任何数都无反应，仍保持原数，不部分时候是0xffffffff;3、加电后DDR_CS为高，配置完成后常为‘0’，配置过程中有变高的过程。4、DQS信号正常。
问题：1、能否通过CCS读出芯片型号，确保不是DSP的问题；2、DDR芯片手册要求差分时钟并联端接，数据和其它单端信号上拉0.9V，但DSP手册要求串联端接，不上拉、不并联，大家设计时用的那种方法？3、是否有没有考虑到的致命问题？
DDR部分原理图见附件，我已转成pdf文件。
江湖救急，希望大家不吝赐教！
谢谢
Tony Tang：
做了几块板有这问题？是都有同样的问题吗？
关于上面提到的信号连接方法以TI手册为准。
更多的从布线角度排查，如果能量到信号，看一下信号的完整性如何。
