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如上图： 在JTAG DEBUG是报的错误信息，但有的时候还是可以配置成功的（几率比较小）。
现象：1。出现这个错误之前 DSP SYS_CLK是有输出的，出现这个错误之后 DSP SYS_CLK就没有输出了。
2。在DEBUG之前，JTAG连接测试时没问题的。
Andy Yin1：
您好，
请问这个问题是在测试的哪个阶段遇到的，是在load程序的过程中，还是在运行调试你的程序的过程中呢？如果是在运行调试程序的过程遇到，请检查你的memory初始化等代码是否有问题。谢谢
Zhan Xiang：
DSP hang up通常是访问到了非法地址造成的，当DSP向某个空间发送数据请求，而该空间对应的硬件并没有被正常初始化，dsp 发出的请求得不到响应就会造成 dsp core hang up，这种情况下，点击ok，仿真器会强行结束前一条导致dsp hang up的指令，转到其下一条指令处，你就可以看到是哪条语句导致的问题。
anqiang ren1：
回复 Andy Yin1:
这个问题是再编译完成，点击DEBUG，在执行GEL文件的时候。
我的GEL文件用的是评估板的，外部时钟的输入现在也和评估板的相同，GEL文件应该是没什么问题。
根据SPRZ334D 18页（Multiple PLLs May Not Lock After Power-on Reset Issue），会不会是这个问题？
如果是这个问题我在GEL文件里面应该怎么写呢？我自己试了一下还是没什么改善 。
Zhan Xiang：
回复 anqiang ren1:
你们是使用自己的单板还是evm，如果是自己设计的单板，请确认上电复位时序是否正常。
anqiang ren1：
回复 Zhan Xiang:
我的上电顺序是没问题的，因为我的SYSCLK输出到了FPGA里面 ，在FPGA里面我可以看到这个SYSCLK是25M
很正常。
Yu Liu：
回复 anqiang ren1:
Anqiang,
即将发布的勘误表有一个问题 "System Reset failing the CCS connection" 可能有关。除了调试不是很方便，还有别的影响吗？谢谢！
