C6678上电过程中时钟一直有效，可以吗？

因为设计原理图时的疏忽，送给C6678的时钟，在板子通电后即有效，而且一直有效，不能接受FPGA的控制，没有仿照evm板的时钟设计，请问这会影响之后DSP上电的有效性和稳定性吗？因为看文档的介绍，好像时钟要在核电压、1.0V、1.8V有效之后才能有效。

但通过测试，我的设计即使时钟一直有效，上电之后，c6678的resetstat*信号状态可以返回1，证明上电有效呀。

谢谢。

yan ren：

还有一个问题，evm板的FPGA程序源代码在光盘里没有，只有一个.bit文件。

还有谁能提供一份FPGA控制程序源代码？非常感激。

Andy Yin1：

回复 yan ren:

关于上电时序建议尽量按照手册要求，否则可能会存在不稳定性。

FPGA相关资源下载：www.advantech.com/…/6678le_download3.aspx

Nick Zhang~：

回复 Andy Yin1:

你的时钟没有使用cdce62005？

yan ren：

回复 Nick Zhang~:

没有，我就使用了一个普通lvds的100Mhz晶振直接送给DSPcore clock；使用了一个普通的lvds的62.5Mhz晶振直接送给DSP ddr clock。

通电就会产生3v3电压，送给这两个晶振，因此就会令时钟一直有效。

从时序图上的说明看，好像这两个时钟一直有效是允许的，请高手确认！谢谢。

Nick Zhang~：

回复 yan ren:

手册上说的是 时钟要在 CVDD有效后才能有效的哦