TI中文支持网大家好！我正在做Hyperlnk PCB的设计，遇到以下2个疑惑：
1. 在Hardware Design user guide中看到这段话“In the event a partial number of lanes are used (two lanes instead of four), all clock and data pins must be connected. Unused lanes (both transmit and receive) can be left floating”。
问题：确认一下是否可以只连接2条lane（即只连接2条lane的差分收发），其他2条悬空，如果可以，该怎样选择哪两条？
2.同样对这个问题也疑惑：http://www.deyisupport.com/question_answer/dsp_arm/c6000_multicore/f/53/t/83200.aspx
希望各位能够帮我解答一下！多谢！
Eason Wang：
移到C6000多核论坛
wei lizhuo：
回复 Eason Wang:
谢谢您！
