TI中文支持网（1）6678 时钟问题，TI官方给的测试文件结果为PLL输入 时钟50MHz，但是后面配置PLL时是按100MHz？
请帮忙解释下这个问题。
（2）我们自制的板子测试出来时钟时66.7MHz,请问这个说明了什么 原因？
Thomas Yang1：
具体是哪个时钟? 只要输入时钟PLL倍频分频后 满足所需lane或者系统主频要求即可
Dan Jia：
回复 Thomas Yang1:
（1）K1_STK_v1.1.zi 文件中，连接开发板后测试信息：JTAG ID= 0x1009e02f. This is C6678/TCI6608 device, version variant = 1.
DEVSTAT= 0x00010081. little endian, No boot or EMIF16(NOR FLASH) or UART boot, PLL configuration implies the input clock for core is 50MHz.
。这块的50MHz，和后面进行Initialize DSP main clock 的100Mhz的时钟有什么关系？
（2）我们自己焊接的板子测试时钟为66.7MHz，请问者说明一个什么状态？
