6678与FPGA通信，SRIO不稳定

6678使用srio与FPGA通信。两端时钟都是156.25MHz，srioX4模式，3.125G，DSP处于no boot模式

两个器件与对方都有写操作。DSP初始化正常。但是通信过程中，有时srio会不稳定

现象一：FPGA对DSP有NWRITE_R操作。但是有时需要较长时间，DSP才会返回响应，大概需要几秒钟。此时查看port_ok是正常的。

现象二：有时port_ok会拉低，不知道什么原因

Denny%20Yang99373：

建议先用STK对SRIO进行性能测试。看看受否是CLOCK信号或者物理连接不稳定。