TI中文支持网自己设计的原理图，2片DSP6678，分别是DSP-A和DSP-B；通过CSP1848（RAPID IO SWITCH)连接，每个DSP 4路SRIO LANE都连上了(初步跑在X1模
式)，，FPGA控制DSP和CPS上电。FPGA和CPS配置是另外一种CPU控制。
软 件环境是CCS5；
软件例程是官网提供的.：目录是\K1_STK_v1.1\K1_STK_v1.1\SRIO 程序是SRIO_Test.c 和 SRIO_2DSP_Test.c
测试模式：测试两个DSP之间的SRIO通信，选择测试模式是 SRIO_NO_LOOPBACK;
参考时钟是156.25M，线速lane_rate=1.25G;
问题：
1、修改了参考时钟输入，也修改了默认测试速度#define SRIO_DEFAULT_TEST_SPEED 1.25，不知道在哪里修改PLL啊，怎么知道是正确的倍频了呢？
2、两片DSP通过交换机连接，硬件是直接连接相应的端口，CPS这边是通过DESTID来路由每个PORT的路由表(即输出PORT)，在DSP这边的程序上看不到DESTID啊，只看到的是两片DSP的BASE_ID；
#define DSP0_SRIO_BASE_ID 0xA0
#define DSP1_SRIO_BASE_ID 0xB0
CPS1848那边需要通过分析PACKET 包里的DESTID来路由到对应的端口，找了一下发现程序里面有DESITID的是SRIO_Multiple_Test_Config声明要发送的数据包有
包类型 SOURCE DEST SIZE
SRIO_PKT_TYPE9_STREAM, CORE0_LL2_HOST_SIZE1_FDQ, DSP1_SRIO_BASE_ID+SRIO_RX_FLOW_CORE1_LL2, 4096
SRIO_PKT_TYPE_SWRITE, ((Uint32)&packetBuffer_LL2_Size1[0][0])+0x10000000, ((Uint32)&packetBuffer_LL2_Size1[1][0])+0x10000000, LL2_PACKET_BUFFER_SIZE1},
从这里面看了下，这个DEST是地址啊，，，，，不是CPS需要的DEST ID啊。。。。。。
3、有个大神回的 “ CSP1848是 Rapidio switch吗？需要配置 DSP上的DEVICE ID 互为SRC和DST的DEVICE ID“DSP上的DEVICE ID在哪里啊？？ 急急急
谢谢了！！
q zhao：
回复 Thomas Yang1:
太感谢您了，谢谢多谢
