C6672与FPGA的SRIO通信问题

请教SRIO通信问题，6672和FPGA的SRIO通信，2个lane连接，现象如下：

 （1）两端都配置成2x，3.125G，FPGA显示port initial成功，link initial失败。

（2）把6672配置成2个1x，FPGA显示初始化成功，但无法进行数据通信。

请教是什么问题，谢谢。

Shine：

请问DSP端和FPGA端自环分别能跑通吗？