各位大牛好:
本人用UART接受中断进行数据的接受,启用了FIFO,设置了Receiver FIFO trigger level为1个byte,当发送5个8bit数据时,发现进入的中断总是为time-out interrupt而不能进入data-ready interrupt,理论上讲应该是第一次进入time-out interrupt而后面的四次进入data-ready interrupt,但是发现从没有进入data-ready interrupt,并且确信5个8bit数据为连续发送,中间没有4个char时间的延时,请问这是怎么回事?附件为相关代码,请大神指点!
Tony Tang:
Xiangru,
系统是否比较繁忙?从而导致第一个数的接收中断响应延时比较大?还是说是一个简单的测试程序,没有跑其它的任务、处理。系统中还有别的中断吗?