TI中文支持网之前在dm368平台上调通了480×272的一块屏的驱动，LCD的时钟频率是27M。
现在系统换了一块新的屏，分辨率为240×320，LCD的时钟频率为10M，
LCD的频率由DM368的DCLK提供，DCLK由CLK_ENC提供，CLK_ENC为PLL1SYSCLK6，即27M，
那么怎么产生这个10M的时钟呢？
配置了DCLKCTL和DCLKPTN0，如下：
dispc_reg_out(VENC_DCLKCTL, 0x1);
dispc_reg_out(VENC_DCLKPTN0, 0x1);
理论上应该产生27/2=13.5M时钟，可示波器亮出来后CLK波形一直在抖动，好像是占空比不稳定，频率在13.5M附件不断地上下跳动，这是为什么？
关键问题是怎么产生LCD要求的10M时钟？
在线等，谢谢大家！
Chris Meng：
Timer,
如果没有外部10M时钟输入，很难让VPBE输出10M时钟。请问你的LCD屏是否接受9M时钟，如果可以，可以使用clock pattern 每3个时钟，使能一个时钟，来近似获得9M时钟。
timer zhou：
回复 Chris Meng:
Chris，谢谢你的回复，下面配置后
dispc_reg_out(VENC_DCLKCTL, 0x2); dispc_reg_out(VENC_DCLKPTN0, 0x1);
DCLK大概是9M的，但这样配置CLK的时钟占空比就没有50%，量出来的波形一直再抖不稳定，不知道是否和占空比不足有关系，
clock pattern的方式可以获得稳定的时钟输出吗
