TI中文支持网Part Number:DP83867CR
MDIO信号电平接上PHY后电压为1V，断开PHY后电压正常为1.8V，是什么原因造成这样的呢，附上原理图DP83867 PHY.pdf
图一
图二
Kailyn Chen：
您好，收到您的问题，尽快给您答复。
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Kailyn Chen：
抱歉给您回复晚了。
我想和您确认下，您指的“MDIO信号电平接上PHY后电压为1V”，也就是说MAC和DP83867 通信时电压会从1.8V降至1V是吗？
如果断开MAC，测量DP83867的MDIO电压为1.8V？ 因为我看MDIO上拉2.2K到1.8V了。
其他引脚电压都正常吗？
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Yin：
断开MAC那边，PHY这边MDIO为0V，其余引脚暂时未见异常
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Yin：
以上为断开后未加上拉测试，刚刚补测断开后加上拉2.2K，也拉低为0V
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Yin：
补充：
芯片丝印
CH1：MDC CH3：MDIO_MAC CH2：MDIO_PHY
RESET（reset=0）期间MDIO电平是正常的
RESET完成后（reset=1）访问MDIO电平就被拉低了
在MAC和PHY间串100OHM电阻，MAC端正常，PHY端被拉低了
终上定位到应该是PHY这边的问题，但不清楚哪里出问题了
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Kailyn Chen：
断开后上拉，电平仍为低，有没有换一块IC试试啊，是不是焊接或哪里的问题导致。
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Yin：
换了一颗IC，现象依然一样的，MDIO仍被拉下来了
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Yin：
我在英文帖子上看见有同系列的GPIO空着，MDIO就正常了，我试了试去掉GPIO配置，果然正确了，是因为什么原因呢？GPIO必须空着？
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Kailyn Chen：
您好，感谢您的反馈。您指的哪个GPIO脚？通用GPIO还是多路复用的GPIO引脚？
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Yin：
gpio0和GPIO1
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Kailyn Chen：
您好，您使用的是DP83867的PAP封装还是RGZ封装？因为RGZ封装的话，GPIO的功能是通过GPIO_MUX_CTRL配置的。
但是这个不适用于PAP封装，所以我担心是RGZ封装，GPIO的功能是根据这个寄存器配置决定的，从而影响MDIO。
否则理论上来说，GPIO就是通用GPIO口，不会影响到MDIO。
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Yin：
RGZ封装
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Yin：
这个寄存器和PAP封装有关，我们这边没配这个寄存器，是不是默认配置了？
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Yin：
我看着后面一个寄存器和RGZ(我们所使用的封装）相关，我外部上拉（GPIO0和GPIO1均上拉）后内部如何配置才能避免影响MDIO的情况。
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Kailyn Chen：
Yin 说：这个寄存器和PAP封装有关，我们这边没配这个寄存器，是不是默认配置了？
是的。没有配置就是默认的，或者说即使配置了，使用RGZ封装也不会改变GPIO的功能。这个寄存器对RGZ封装不起作用
Yin 说：我看着后面一个寄存器和RGZ(我们所使用的封装）相关，我外部上拉（GPIO0和GPIO1均上拉）后内部如何配置才能避免影响MDIO的情况。
是的，上面附图我附错了，应该是这个寄存器。因为您提到悬空GPIO可以解决问题，而GPIO内部已经下拉，所以外部悬空相当于一直保持低电平。
所以这里7:4 和3:0 都配置为1000： constant 0，常数0。相当于外部GPIO 悬空处理。您验证下是否能解决您的问题。
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Yin：
为什么GPIO0和GPIO1的配置会影响到MDIO呢？GPIO和MDIO有什么关系呢？
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Kailyn Chen：
您能把GPIO悬空可以解决MDIO的帖子链接发一下吗？ 我去确认下这个问题。
并且您将GPIO悬空也确实解决了问题，对吧？
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Yin：
我这边要写原因总结，所以请您帮忙找到问题的根因，谢谢您
如下是参考的帖子，也没有看见最终原因
e2e.ti.com/…/dp83867is-mdio-signal-of-dp83867is
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Annie Liu：
我们需要多一些时间查看这个问题，稍后会为您解答。
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Kailyn Chen：
好的，我去确认下这个问题。
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Yin：
大概会需要多久能得到结果呢，谢谢
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Kailyn Chen：
我这边已经升级到美国了，抱歉回复晚了。
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Kailyn Chen：
您好，电路图中将MDIO的上拉2.2Kohm去掉试试。
MDC需要上拉，但是MDIO不需要上拉。
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Yin：
规格书要求MDIO必须要有上拉电阻，MDC可以没有
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Kailyn Chen：
是的，抱歉写错了，美国工程师建议MDC的上拉电阻去掉试试。
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Yin：
很早以前就试过，没用的
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Kailyn Chen：
好的，我会再去确认一下您的这个问题。
