TI中文支持网Part Number:CD4013B
您好，
有一个关于Clk上升沿时间的疑问，请支持，谢谢。
CD4013B供电电压为5V：
1.从CD4013B的规格书中可以看到trCLmax=15us，这里的trCL指的是Clk从0升到1的时间吗？如果是的话，那和fCL的频率范围有点矛盾呀。如果按照trCLmax=15us，那CLK的时钟频率最快频率=0.3MHz，达不到7MHz啊，是我哪里搞错了？
2.为啥规格书里面trCLmax=15us，而tr=20ns，这两个参数是同一个参数吗？如果不是trCL和tr分别代表啥信号的上升沿？
Kailyn Chen：
您好，周一给您答复。抱歉给您带来不便。
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Chris Hua：
您好，今天能帮忙回复一下吗？谢谢
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Kailyn Chen：
Chris Hua said:CD4013B的规格书中可以看到trCLmax=15us，这里的trCL指的是Clk从0升到1的时间吗
trCL指的是clock的上升时间，通常上升时间是从10%~90%这个区间测试的。同样下降时间也是，从90%~10%的区间。
Chris Hua said:果是的话，那和fCL的频率范围有点矛盾呀。如果按照trCLmax=15us，那CLK的时钟频率最快频率=0.3MHz，达不到7MHz啊，是我哪里搞错了？
根据上升时间和下降时间推算的频率吗？
如何计算得到的0.3Mhz？通常评估信号频率是用最坏情况下的传输延迟的倒数来估算能支持的最大频率。
可以看到当5V供电时，clock的最大传输延迟为300ns。那么1/300ns=3.3Mhz
典型传输延迟150ns的话，1/150ns=6.7Mhz.基本上和上述表格中clock的频率相符。
同样，10V供电的话，最大传输延迟130ns，则1/130ns=7.7Mhz,典型传输延迟65ns的话1/65ns=15.4Mhz.也基本上相符。
Chris Hua said:为啥规格书里面trCLmax=15us，而tr=20ns，这两个参数是同一个参数吗？如果不是trCL和tr分别代表啥信号的上升沿？
tr指的是输入信号比如D1或者D2的上升时间，trCL指的是clock的上升时间。
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Chris Hua：
Chris Hua 说：
CD4013B的规格书中可以看到trCLmax=15us，这里的trCL指的是Clk从0升到1的时间吗trCL指的是clock的上升时间，通常上升时间是从10%~90%这个区间测试的。同样下降时间也是，从90%~10%的区间。
Chris Hua 说：
果是的话，那和fCL的频率范围有点矛盾呀。如果按照trCLmax=15us，那CLK的时钟频率最快频率=0.3MHz，达不到7MHz啊，是我哪里搞错了？根据上升时间和下降时间推算的频率吗？
如何计算得到的0.3Mhz？通常评估信号频率是用最坏情况下的传输延迟的倒数来估算能支持的最大频率。
可以看到当5V供电时，clock的最大传输延迟为300ns。那么1/300ns=3.3Mhz
典型传输延迟150ns的话，1/150ns=6.7Mhz.基本上和上述表格中clock的频率相符。
同样，10V供电的话，最大传输延迟130ns，则1/130ns=7.7Mhz,典型传输延迟65ns的话1/65ns=15.4Mhz.也基本上相符。
–1.1如何计算得到的0.3Mhz？
通过计算clk的上升沿和下降沿得到频率的，这个频率上升沿和下降沿最大时间是30us，那对应的最小频率只能到1/(2*15us)=0.3MHz
从CD4013B规格书P4来看该trCL和tfCL是“more than one unit is cascaded in a parallel clocked operation”应用下的需求，请问备注（1）是啥意思？有相关的具体说明吗？
1.2 Clock的频率和clock传输延迟是两个参数吧，传输延迟指的是Clk与Q的输出延迟关系，和Clk的频率没关系，如下所示（TI的CD4013b无延迟曲线图，下图来源于ST的HCF4013,HCF4013与CD4013B的参数一致，请参考）
Chris Hua 说：
为啥规格书里面trCLmax=15us，而tr=20ns，这两个参数是同一个参数吗？如果不是trCL和tr分别代表啥信号的上升沿？tr指的是输入信号比如D1或者D2的上升时间，trCL指的是clock的上升时间。
—2.1 输入信号D1或D2的上升时间应该是ts（data setup time）。
以上谢谢。
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Kailyn Chen：
好的，这边收到您的反馈，我会抽空尽快给您答复。给您带来不便非常抱歉。
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Kailyn Chen：
Chris Hua said:通过计算clk的上升沿和下降沿得到频率的，这个频率上升沿和下降沿最大时间是30us，那对应的最小频率只能到1/(2*15us)=0.3MHz
通过脉冲宽度可以得到频率，通过用传输延迟的倒数来估算频率，所以上面我通过tpd的计算频率是和数据手册基本上是相符的。
关于这类逻辑器件的data rate的估算，在E2E上有很多类似的帖子。我附上一个类似的：
Chris Hua said:从CD4013B规格书P4来看该trCL和tfCL是“more than one unit is cascaded in a parallel clocked operation”应用下的需求，请问备注（1）是啥意思？有相关的具体说明吗？
这里的意思我是这么理解的，如果多个CD4013B级联，时钟进行并联操作，那么clock的上升沿，以及转换时间都是要小于或等于按照固定容性负载15pF估算。
参考Figure10在15pF和50pF容性负载下的传输延迟曲线
Chris Hua said:输入信号D1或D2的上升时间应该是ts（data setup time）。
建立时间data作为clock为参考，分为建立时间和保持时间，这里的tr指的是输入信号的上升沿时间，边沿10%~90%的时间。
