TI中文支持网Part Number:DP83822IF
中午好：
我在测试中发现，如果频繁的硬件复位DP83822IF，则会概率性的出现无法正常建立链路的情况。
硬件上通过MII接口与DP83822连接，使能自动协商功能。硬件原理图如下：
软件上只设置DP83822的自动协商，其余的寄存器均为用默认。
通过测量DP83822的TD_P和TD_M发现，发生异常时DP83822IF输出的FLP周期异常翻倍，实际测量FLP周期为250us。如下：
并且在测量异常时DP83822的RX_CLK波形的周期为1.25MHz。如下：
此时测量DP83822IF的输入时钟为正常的25MHz。如下：
我不明白为什么输入时钟正常，但是DP83822工作的时钟异常？我尝试过修改0x462寄存器，想通过这种方式去调试DP83822IF的工作时钟，但是失败了。
因此我想知道在什么情况下会出现DP83822IF输出的时钟异常？针对我遇到的这种情况是否有有效的调试手段？
感谢您的阅读，期待您的回复。
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进一步调试发现，在出现问题时，DP83822IF的RMII and Status Register（0x0017）的bit（RMII Clock Select）会置1，清除掉这1bit就恢复正常。
请问这一bit的值是否完全取决于RX_DV引脚的Strap配置? 是否只要在复位时刻一直保持RX_DV引脚为低电平，便可以令DP83822IF处于MII，25MHz模式？
感谢您的阅读，期待您的回复
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Kailyn Chen：
您好，这个寄存器的默认也是XI_50 strap pin的配置，并且可以看下Table 8-10的strap pin的配置，RX_DV是和XI_50和RMII_EN 这两个配置有关的。
