TI中文支持网Part Number:TMS320C6657
1.我们的DDR3跑800Mbps，我能提供200MHz的参考时钟给到DDRCLK吗？2.请问DDRCLK的输入电平是什么标准？ 我能提供AC-coupling的LVDS电平的时钟给它吗？ 需要电阻匹配吗？
3.其它的时钟pin比如SRIOSGMIICLK/PCIECLK/MCMCLK/CORECLK等的输入电平是什么标准？
Nancy Wang：
1、可以的，范围可以在40MHZ到312.5MHZ之间。
Table 7-29 DDR3 PLL DDRSYSCLK1(N|P) Timing Requirements
2、请参考 3.4 Input Clock Termination Requirements
www.ti.com.cn/…/sprabi2d.pdf
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user1546510：
关于第1点，请问这个Table 7-29 DDR3 PLL DDRSYSCLK1(N|P) Timing Requirements是在哪份文档里面？
还有我需要运行的速率会和我输入的参考时钟有关系吗？
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Nancy Wang：
user1546510 说：请问这个Table 7-29 DDR3 PLL DDRSYSCLK1(N|P) Timing Requirements是在哪份文档里面？
https://www.ti.com.cn/cn/lit/ds/symlink/tms320c6657.pdf
user1546510 说：还有我需要运行的速率会和我输入的参考时钟有关系吗？
有关系，需要配置合适的倍频/分频值，200MHZ也在可以使用的范围内。
参考 7.6 DD3 PLL
https://www.ti.com.cn/cn/lit/ds/symlink/tms320c6657.pdf
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user1546510：
就是我如果跑800Mbps的话，我PLLOUT应该提供给DDR3 PHY是多少频率？ 是400MHz吗？
那这样子的话，我的PLLD是1，PLL是4，就可以了吗？ 鉴相频率是否也有要求。
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Nancy Wang：
可以的。根据以下公式计算。
DDR_Speed_MHz= ref_clock_MHz*DDR_PLLM/DDR_PLLD; DDR_Clock_MHz= DDR_Speed_MHz/2;
这部分的配置可以参考例程
Memory_Test -> KeyStone_DDR_init
e2echina.ti.com/…/faq-keystone1
