TI中文支持网Part Number:SN74ALVC164245
尊敬的TI工程师您好，我有两个问题：
1.请问*OE怎么接，芯片手册上说*OE要接上拉电阻到VCC，但是*OE不是当电平为高的时候，PortA和PortB是高阻吗？可以直接将*OE接地吗?
2.请问我这样的电路这样设计可以吗，3.3V电平的一端接到FPGA的管脚上，5V电平接到SJA1000（一个CAN总线控制器）上，可以直接连接吗？
Kailyn Chen：
1. 上电期间，OE上拉的目的是为了输出高阻态，如果不需要输出高阻态，OE一直接地，输出一直使能也没关系。 按照datasheet的描述，是建议上电期间输出高阻，等上电稳定再将OE拉低。
2. 是这样的，3.3V接在3.3V IO（FPGA的IO是3.3V）上，5V接在5VIO（CAN的IO是5V的）上。 可以直接连接。
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ZHEN liu：
非常感谢您的回答，还有2个小问题：
1.请问DIR信号需要接上拉电阻吗（FPGA产生3.3V的控制信号给DIR，需要上拉吗）？
2.未用的电平转换的输入和输出引脚是悬空还是接地呢？
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Kailyn Chen：
您好，DIR接高电平，可以直接接3.3V也可以通过上拉到3.3V。
另外，不用的输入引脚建议上拉或接GND，不建议悬空，输出可直接悬空。datasheet中有描述：
All unused inputs of the device must be held at VCC or GND to ensure proper device operation.
