TI中文支持网Part Number:SN74AUP2G79
如果SN74AUP2G79刚上电时D为低电平、CLK也为低电平，此时Q值为什么电平？如果SN74AUP2G79刚上电时D为高电平、CLK也为低电平，此时Q值为什么电平？
Kailyn Chen：
您好，刚上电，电压还没起来稳定之前，给D和CLK信号，输出是不确定的。
只有当上电结束，电压稳定之后，才能按照真值表判断Q输出。
所以刚上电时，输出是不确定的逻辑状态。 这款触发器没有使能引脚，如果有的话， 上电期间，建议是通过使能引脚disable 输出，等上电稳定之后再将enable处于有效状态，使能输出。
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susu zhang：
电压稳定后，CLK为低电平，D为低电平、此时Q值为什么电平？电压稳定后，CLK为低电平，D为高电平、此时Q值为什么电平？
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Kailyn Chen：
您好，参考下面的真值表，可以看到CLK上升沿触发， 如果CLK为低电平，不论D为高还是低电平，输出都是上一次的逻辑状态Q0.
所以上电稳定之后，clock信号是脉冲信号，给的第一个上升沿时，Q输出什么电平，那么将clock从上升沿到下降沿以及低电平时，输出的都是上一次上升沿时Q的输出电平。
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susu zhang：
您好，当上电稳定后， “如果CLK为低电平，不论D为高还是低电平，输出都是上一次的逻辑状态Q0.” 这个上一次的逻辑状态Q0，是否指的是一直不断电的时候，保持上一次的逻辑状态。如果我是第一次断电了第二次再上电达到稳定，SN74AUP2G79 芯片还能记得断电前那一次的Q0值吗
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Kailyn Chen：
是的，指的是一直不断电的情况下，上一次的逻辑状态。
如果断电了，没有记忆功能，是无法记得断电前的那次Q0的值的。
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susu zhang：
那么就有下面这个问题，断电后再次上电使用的是CLK是L的状态，那么此时的Q0是什么状态？这个Q0没有参考
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Kailyn Chen：
您好，这样的话，Q输出是个不确定的状态，可能是高也可以是低，无法确定。
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susu zhang：
此时，我将D和Q端上拉到高或者下拉到低会不会使Q0为确定状态
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Kailyn Chen：
因为这类锁存电路上电时就是不稳定的，所以上电后没有默认的输出状态，可能是高也可能是低。
我找了一篇关于这类触发器的FAQ，有关上电状态的解释，以及这类触发器简单CMOS电路的分析：
https://e2e.ti.com/support/logic-group/logic/f/logic-forum/737715/faq-what-is-the-default-output-of-a-latched-device-flip-flop-latch-register
