TI中文支持网Other Parts Discussed in Thread:SN65LBC173
SN65LBC173ADR芯片对于高低电平转换的延时说明
由芯片设计文档可看出，高低电平转换的最大延迟16ns，一般情况下延迟12ns，用示波器测出时间延时时间24ns,测试图如下图；这个问题应该怎么解决？需要电路如何优化，能是延迟值降到正常范围内.
Kailyn Chen：
您好，您的图片未能正常显示，可以将其插入附件中显示。
我看了下datasheet，输入输出的传输延迟最大30ns，不知您指的哪里？
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kaichuan cao：
问题.docx
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kaichuan cao：
再请教一下，这款芯片（SN65LBC173ADR）是5V供电的，我看看了下datasheet，输出电压是4.8V，我们实测值只有3.6V，这个是芯片自身原因导致，还是我设计哪儿有问题。
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Kailyn Chen：
有接什么负载吗？另外，传输延迟大于最大值，除了传输延迟变大，那么输出信号的上升沿和下降沿都没问题吧？如果由于下降沿变缓导致延迟增大，那有可能是走线过长，形成一个较大的容性负载， 建议附上波形看下。
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kaichuan cao：
您好，
问题一：附件《问题》里边第三附图就是测试的波形图，测试是直接测试芯片（SN65LBC173ADR）输入脚和输出脚，排除走线过长这个因素。输入是差分信号，输出接了电平转换芯片（SN74LVC4245APW）。上升沿下降沿附件《问题》里边能看到
问题二：这款芯片（SN65LBC173ADR）是5V供电的，我看看了下datasheet，输出电压是4.8V，我们实测值只有3.6V，这个是芯片自身原因导致，还是我设计哪儿有问题。
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Kailyn Chen：
您好，我看了下附件的波形，本身差分输入信号的边沿速率就是不同的，输出的话不仅仅是tPHL延迟很大，tpLH（紫色波形和绿色波形的延迟）更大。 您的输入源是什么信号？ SN65LBC173 主要用于485总线工业应用。
另外，输出4.8V是在输入Vid=200mV，Io=-8mA的前提下测试得到的值。需要满足这个条件典型值输出为4.8V。
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kaichuan cao：
您好，我的输入是一个时钟信号，时钟信号在功率板上通过芯片（SN65LBC172ADWR）由单端转换成差分信号，通过差分线（外接导线，将两块板子桥接到一起）连接控制板，控制板上再用芯片（SN65LBC173ADR）转成单端信号送给CPU处理。这样做的目的是想要提高信号的抗干扰能力。延时倒是没有影响设计功能，因为时钟和数据线均采用这样的方式，延时值基本一致，说一读取的数据还是正常的，只是想弄清楚延时这么大的原因，不留隐患。
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Kailyn Chen：
您好,其实传播延迟,我们以往是用来衡量数据速率的,但是影响延迟的因素有很多,比如传输延迟的匹配,也就是说从低到高和从高到低的传输延迟匹配程度, 输入是否能足够快的来响应数据速率, 以及输出边沿速率不干扰低电平和高电平的稳态,另外,我们必须要考虑的就是信号的建立和保持时间,这些我想都是需要考量的因素.
