C6748 的主频和EMIF时钟设置问题

外部晶振为25MHz，在C6748中想把EMIFA的时钟设置到130-148MHz的告诉水平，同时不想主频低于400MHz，于是在PLL中将倍频系数设置为16(实际主频就等于17*25MHz=425MHz)，并将PPL0中的SYSCLK3分频系数设置为2（理论输出是425/3=141MHz），这个给EMIF用,那么EMIFA的时钟理论上就是141MHZ(低于EMIFA最大的148MHZ)，但实际用1GHz带宽的逻辑分析仪测试这个时钟信号发现，这个时钟信号偶尔是141MHz左右，但大部分时钟信号的频率是乱的(远低于141M)，如下图所示。

想请问下这是什么原因？

user6503527：

你好，谢谢回复，但我看你发的datasheet里EMIFA同步工作模式的最小周期是10ns（100MHz），但是我现在使用EMIFA的异步读写模式最小周期是6.75ns（148MHz），按照这个说法是可以工作在141MHZ的吧。

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user6503527：

所以我想麻烦您帮我澄清下，EMIFA在异步工作模式下是否可以工作到141MHZ？

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Shine：

请问您的CVDD供电电压是多少？DSPPLLC0 OBSCLK 管脚能正常输出SYSCLK1 425MHz吗？

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Shine：

user6503527 说：你好，谢谢回复，但我看你发的datasheet里EMIFA同步工作模式的最小周期是10ns（100MHz），但是我现在使用EMIFA的异步读写模式最小周期是6.75ns（148MHz），按照这个说法是可以工作在141MHZ的吧。

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user6503527：

CVDD的供电电压是1.3V

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user6503527：

但是我现在没有OBSCLK的测试口，确实无法验证SYSCLK的时钟是否是稳定的425MHz。

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user6503527：

主频应该是好的，因为当我主频配置为450MHz，EMIFA时钟为450/4=112.5MHz 时，EMIFA的时钟也是好的，说明主频即使到450M也是正常的，但是当我配置主频为425MHz，EMIFA时钟为425MHz/3 = 141MHz ， 就发现EMIFA的时钟有问题，所以我怀疑是EMIFA的配置有问题或者EMIFA不支持141MHz的时钟等，请帮忙进一步分析！谢谢

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Shine：

请做一下测试：
主频配置为450MHz，EMIFA时钟设置成450/3是否可以？
主频配置为425MHz，EMIFA时钟设置成425/4是否可以？