TI中文支持网1. FPGA与PHY芯片通过SGMII接口进行连接，在FPGA内部采用了一个PCS IP核。在测试过程中，对PHY芯片配置为自环模式，PCS IP核有一个状态输出信号LED_LINK（this signal indicates a successful link synchronization）。在下载程序后，链路及测试正常，接收到的数据经过比对后也是正确的，在程序运行大约1分钟后，接收数据发生错误，此时发现LED_LINK会有拉低的情况，正常情况下应该是一直高的。然后，此信号会时高时低，此时接收到的数据也是错误的。
另外，一旦发生此类现象，只要不断电，多次下载程序，接收数据的错误是相同的。只有断电重新上电，接收数据的错误才会不同。
2. 3pin和9pin应该是2.5V输入，但是此处不接2.5V时就有3V左右的电压，接上2.5V后 此两个pin 依然是3V左右。
硬件图纸如图
Amy Luo：
您好，
您说的自环模式是指数据手册中的 loopback modes吗，还有，接收数据发生错误是什么类型的接收错误？
user5860597：
回复 Amy Luo:
您好，对，自环模式是指DP83867phy芯片手册中的LOOPBACK MODES，其中DIGITIAL 与 ANALOG两种模式都已试过，现象一样。接收数据发生错误是指我在FPGA的发送部分发送的是一段从0x01到0x49的16进制顺序数，但在接收部分收到的数据在某个位置发生错误，与发送端不同，根据现在的测试情况，一般错误发生在这段数据的前面部分，但是后面收到的CRC部分是对的，换句话说，就是接收到的数据是某个字节是错误的，但这个错误一般发生在一帧的前面部分，即除去前导15个5,1个D，然后再接收几个字节之后，有一定概率发生错误，但是最后接收的那个CRC部分是对的，因为发送的数据是固定的，所以其CRC是固定的，所以能看到CRC部分是对的。大致这种情况。
Amy Luo：
回复 user5860597:
您可以分享出转储时的寄存器吗，在您看到接收错误之前和看到接收错误时的？
user5860597：
回复 Amy Luo:
PHY和MAC自环通了，是因为RJ45 VCC处接了3.3V，那里悬空就可以了
