TI中文支持网最近用ADS1281做一个电路，仔细阅读了DATASHEET，发现TI这个手册有些地方解释的不细致。
希望TI工程师能对我下面的几个问题解答一下：
1.图26、27中的fin是什么含义，是模拟输入信号的频率还是调制器输出的数据率？
2.21页脉冲同步模式“When the sync event occurs, the device resets the internal memory”，这里的“memory”是指内部寄存器？如果是，之前的校准参数、配置参数会不会丢失？
3.图38脉冲同步模式时序图，tSYNC（SYNC period）是否是tSPWH+tSPWL？tCSHD和tSCSU这两个参数没理解，fCLK和SYNC信号是异步的，如果不采样fCLK，如何能满足这个要求？另外，如果不满足，会有什么影响？图中SYNC引脚的操作时序和36页CONFIGURATION GUIDE中描述的Synchronize readings不一样。这里的同步上升沿还是下降沿敏感，从时序要求上看不出来。
Joel Li：
1.fin是滤波器的频率轴，就是滤波器频响曲线的横轴参数，fdata是数据输出速率，这样写更符合数字域的表述方式。把fin理解成输入信号的频率也行，但输入信号的频率范围只是图中fin的一部分，或者说：如果输入信号频率/数据输出速率=图中横轴坐标，频响就衰减xdB。
2.配置及参数信息不会丢失，只是将本次AD转化的结果及校准后准备输出的结果复位；
3.没看懂。
S R：
回复 Joel Li:
谢谢您的解答。关于第3点，
图38是脉冲同步模式时序图，其中tCSHD和tSCSU这两个参数没有理解，因为fCLK和SYNC信号是异步的，怎样满足tCSHD和tSCSU的时间要求？（假如不对fCLK进行采样，完全是异步操作。）
SYNC引脚是敏感边沿还是电平，如果SYNC信号上升沿恰好与Fclk上升沿相差5ns<tCSHD要求的10ns，会怎样，始终就同步不上了吗？
Joel Li：
回复 S R:
您讲的SYNC信号是SYNC引脚还是SYNC command呢？
你从tCSHD和tSCSU的说明中（表11），可以看到对它们只有最小时间限制，所以这个fclk周期时，间隔如果<10ns，SYNC command无法输入ADC，那上个fclk周期的上升沿和SYNC command间隔总该够了吧，所以不会始终同步不上，但命令写入ADC可能会有1到2个fclk的差别。
