我用的是STM32读取ADS1274的数据，
CLK=5MHz,周期200ns
SCLK脉冲周期大概是800ns
将SYNC接到了3.3V，
目前可以读到数据，只是只能读到三个通道的，第四个通道一直乱码，仿真的时候测得 在读取数据的时候，在54个SCLK脉冲之后DRDY会被拉低，按理说四个通道，至少需要8*3*4=96个SCLK才可以将四个通道的数据全部取出来啊。。。。有遇到类似情况的没，，，，，简单点说，就是数据没取完DRDY就被拉低了，，，，不应该啊、、、求解。。。。
回复 XueFeng Gao:
恩恩，是的，SCLK的延时太长了，我的模式选的也有点问题。已经解决了，感谢你的热心回答
AFE58JD32: Verilog Reference Code for Driving AFE58JD32ADS1235: ADS1235、ADS1263和AD7190，三款芯片比起来那个精度和抗干扰性更强一些AFE58JD28EVM: I want to use TSW14J50EVM to evaluate AFE58JD28EVM, but I can't find the option AFE58JD28 in HSDC Pro.AFE58JD28EVM: I want to use TSW14J50EVM to evaluate AFE58JD28EVM, but I can't find the option AFE58JD28 in HSDC Pro.AFE58JD28EVM: I want to use TSW14J50EVM to evaluate AFE58JD28EVM, but I can't find the option AFE58JD28 in HSDC Pro. May I ask, where should I find the AFE58JD28 device code?ADS1675: ADS1675AFE58JD48: 寄存器配置问题
ADS4249: ADS4249 ANALOG INPUT 最大频率
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