关于模数转换芯片adc11c125的差分时钟输入问题

请问adc11c125配置成为差分时钟输入的时候， 差分输入的电平标准是什么样的？LVPECL Output标准可以吗？

Seasat Liu：

CLK INPUT CHARACTERISTICS

VIN(1) Logical “1” Input Voltage VD = 3.6V 2.0 V (min)VIN(0) Logical “0” Input Voltage VD = 3.0V 0.8 V (max)

user4660634：

回复 Seasat Liu:

when CLK_SEL/DF Input Voltage=(2/3) * VA,     The clock input pins can be configured to a differential clock input signal.                                               Input Common-Mode Voltage?   clk+ -clk- = Differential Input Voltage ?

Kailyn Chen：

LVPECL是可以的，可以看下CLK的输入电压范围为-0.05V~（VA+0.05V)，也就是说单端clock输入电压范围在这个范围之内即可。
LVPECL VOh=2.4V，Vol=1.6V，在这个范围内，所以我认为做差分时钟没问题。

xyz549040622：

一般差分输入满足差分电压输入在电源和地之间的电压就好了，实际数据手册稍微会有一点点上限或者下限改动。LVPECL Output标准应该指的是驱动Io的数字电平标准吧。