ADS1299的采样率以及其单次采样周期问题

最近项目中有用到ADS1299，在看数据手册时发现，24位数据采样，从MCU发出START的命令起到DRDY拉低结束采样为止的时间是t_SETTLE,这段采样时间后面表格的选项为521-32777个CLK，一个CLK的时间约为400ns，那么一轮的八通道采样时间最短就是20Ms，按这样计算采样率最高仅有5K。看其他帖子中有指出当采样率为16K时AD位数只有17位左右，不知是否是位数影响了t_SETTLE的长短？

user151383853：

所以器件介绍说: 

数据速率：250 每秒采样率 (SPS) 至 16 每秒千次采样 (kSPS)

Mickey Zhang：

The settling time depends on fCLK and the decimation ratio (controlled by the DR[2:0] bits in the CONFIG1 register), settling time
与fCLK和寄存器DR[2:0] bits有关。

shanming shu：

现在用ADS1247，80sps采样率下，AD值变化有低14位；20sps采样率下，AD值变化低8位；这是24位AD，难道不能用80sps或者更高的采样率获得比较稳定的AD值吗？电路是AIN0是一个0~0.6V的直流信号，AIN1接地，用吉时利的7位半的万用表测量信号只有变化几uv，应该不会有低14位AD值变化。有没有高手指导下，为什么会这样？1k的sps采样率完全不能用