TI中文支持网您好：
我们的硬件中有一块是FPGA的的输出口接缓冲芯片送出TTL信号。FPGA的输出端是LVCMOS33，高电平3.3V。低电平0V。
由于所需要的输出驱动电流及芯片封装大小的需求，我们使用了两种接口缓冲芯片，SN74ACT244和SN74AS1034。
在实际使用中发现：FPGA上电后有一个500ms的配置过程，在此期间，FPGA的IO口为高阻态，但是在这时候，FPGA和SN74AS1034相连的引脚上的电压却为3.3V，和SN74ACT244相连的引脚上的电压为0V。
由于PCB面积限制苛刻，可能做不到为SN74ACT244所有的接口缓冲芯片的输入端都接上拉和下拉电阻（SN74AS1034管较少可以），所以我的问题是，像这类接口缓冲芯片的内部结构是什么样的，如果输入端为高阻态，输出端是否可以当做是稳定的高电平或低电平呢。
谢谢！
liang ran：
回复 Kailyn Chen:
你好，谢谢您的答案。我想补充一点的是，带有总线保持功能的接口芯片在输入没有接入的情况下默认输入为高电平。这点也需要设计者注意。
