TI中文支持网以1M频率的来配置DP83867IS， 由FPGA产生MDC和MDIO， PHY的MDC管脚上能接收正常的1M时钟信号，MDIO（FPGA已产生此信号）无法驱动PHY的MDIO管脚，MDIO当前采用外部2K电阻上拉，但是MDIO一直保持低电平状态，请问该如何解决？多谢。
Sulyn ZHANG：
Jian Wang，
能发下你的原理图给大家看下吗？方便大家帮你查找问题
如果回答了你的问题，请帮忙点击确认，谢谢！
Best regards
Sulyn Zhang
Kailyn Chen：
FPGA输出MDIO正常的是吗？通过上拉电阻到Vcc接到PHY上一直是低电平？
那方便使用其他master产生MDIO试试吗？
