TI中文支持网04828使用0-delay模式,每次上电的输出的时钟和输入的时钟相位差都不一样,使用的是cascaded 0-delay,
pll1的设置是clkin1=100M.clkin1_r = 100,pll1_pdf = 1M,pll1_N= 125,
pll2的设置是pll2_r = 10,使能了pll2参考2倍,pll2_pdf = 25M,feedback_mux选择的是dclkout8,设置的dclkout8为1.2G,pll2_N= 0x30,pll2_N_cal = 0x30.
两极的pll都锁住了，但是每次上电的输出的时钟和输入的时钟相位差都不一样。求各路高手指导。
Kailyn Chen：
有没有做sync的动作，将Reg 0x143 的bit4=1.
jie xu5：
回复 Kailyn Chen:
没有使用sync,
0-delay模式指的不就是输出和输入的相位差固定吗?按照手册上的手册上的说法
Cascaded 0-delay mode establishes a fixed deterministic phase relationship of the phase of the PLL2 input clock (OSCin) to the phase of a clock selected by the feedback mux. The 0-delay feedback may performed with an internal feedback from CLKout6, CLKout8, SYSREF, or with an external feedback loop into the FBCLKin port as selected by the FB_MUX. Because OSCin has a fixed deterministic phase relationship to the feedback clock, OSCout will also have a fixed deterministic phase relationship to the feedback clock. In this mode PLL1 input clock (CLKinX) also has a fixed deterministic phase relationship to PLL2 input clock (OSCin), this results in a fixed deterministic phase relationship between all clocks from CLKinX to the clock outputs.
Without using 0-delay mode there will be n possible fixed phase relationships from clock input to clock output depending on the clock output divide value.
Using an external 0-delay feedback reduces the number of available clock inputs by one.
不知道我的理解是不是正确
Seasat Liu：
可以通过后面的digital 和analogdelay调整过来吗？
Seasat Liu：
回复 jie xu5:
看意思是 a fixed deterministic phase relationship是一个固定的相位关系
jie xu5：
回复 Seasat Liu:
工程师您好:
我想做到的事多块板的204B同步,每块板上都有一片04828,每块板都输入同一个clk,想请教,能不能在不使用sync的情况下,做到不同板上的04828输出的device clk之间的相位差每次上电都是固定的?
jie xu5：
回复 Seasat Liu:
工程师您好:
我想做到的事多块板的204B同步,每块板上都有一片04828,每块板都输入同一个clk,想请教,能不能在不使用sync的情况下,做到不同板上的04828输出的device clk之间的相位差每次上电都是固定的?
Anming Li：
这样只能保证不分频的时钟输出和DCLKOUT8的相位 与输入时钟的相位差 每次上电保持不变。
Peng Li19：
你好！我也在用这款芯片，遇到了相似的问题，能请教一下么？我的邮箱958235197@qq.com，谢谢
