关于DS90UB925,926数据传输不稳的问题

TI工程师，你好！

我们的应用是FPGA1—>925—>926—>FPGA2，不是视频应用，只是用于高速的数据传输。因此我给925的HS,VS,DE全是低电平，以50M频率传

输数据。现在数据可以正常传输和接受，但很不稳定，每隔几分钟就会出错一次。我试过10米的7类双绞线，和7.5米的6类双绞线，效果差不多。

请您分析一下导致这种情况的可能的原因，谢谢！

Kailyn Chen：

数据不稳定首先要考虑的时钟信号的jitter是否在Spec范围之内。 

还有就是925传输的是DC-Balanced的视频数据，您现在虽然不是视频数据，高速数据的话，我想可能没有做到直流平衡。换句话说，稳定传输的数据应该是相同个数的0和1，不稳定数据说明0和1的个数不同，也就是做不到直流平衡。

dachao zhang：

回复 Kailyn Chen:

hi Kailyn Chen,

        根据您的提示进行了相应修改，从目前看数据传输还没有出现错误，但是碰到了一次失锁现象，即抓到lock信号拉低了一瞬间又重新拉高。

这种现象测试以来时有发生，请问一般会有什么可能导致这样的情况呢？希望能得到您的回复，谢谢！

Kailyn Chen：

回复 dachao zhang:

偶尔失锁，还是要看下925的PCLK的jitter是否很大。 或者不使用外部时钟，使用925的内部晶振提供PCLK验证下呢？

dachao zhang：

回复 Kailyn Chen:

hi Kailyn Chen：

           您说的电流平衡问题我看手册上已经有说在芯片内部有该功能的实现（如图），请问现在发送的数据还需要进行相应处理吗？

Cera Wei：

回复 dachao zhang:

hi,

芯片内部有做DC balance，建议先用925自带的pattern generator产生pattern，试一下是否可以正常传输。如果可以正常传输，说明925-926 link的工作是正常的。

Cera

dachao zhang：

回复 Kailyn Chen:

hi,Kailyn:

        你好，我在BIST模式下，选用33M925内部时钟进行了测试。从我们在926端接到的24bit数据位看没有错误，

但pass信号会偶尔拉低，请问这是什么原因？