TI中文支持网我在分析ADC采集数据的频谱上发现输入信号频谱内混有疑似sysref频率的频谱，但是查了很多资料并没有发现太多问题，最后在看时钟源LMK04828的时候发现LMK04828的EVM板上的PLL的供电方案，跟ADC12JXXXXEVM板上的PLL的供电方案不一样，是否可能因为PLL的电源没处理好，导致sysref信号耦合到CLK上了？
Kailyn Chen：
LMK04828的输出时钟给ADC提供输入，发现ADC输入CLK上耦合了sysref信号了吗？
ADC采用的是ADC12JXXXX的EVM板？
您是怎么处理的PLL电源这部分？
hailiang ji：
回复 Kailyn Chen:
PLL电源用的LDO供电，磁珠隔离和添加的电容值都是按照LMK的EVM板的原理图设计的。我们在CLK上测量到有sysref的频谱分量。ADC用的是ADI的，我们在检查PCB文件的时候发现有个问题,CPout外部的RC低通滤波器控制的VCXO的这部分低通滤波器未靠近LMK的CPOUT1引脚，CPOUT1的走线也稍微长了点，这个会导致CLK与sysref的干扰吗？
hailiang ji：
回复 Kailyn Chen:
另外，sysyref与CLK未做等长处理，我查阅有些资料要求sysref要与clk等长。
Kailyn Chen：
回复 hailiang ji:
这个还真不好确定是否由这个引起的，因为一般差分走线要求等长，目的是为了等延时。
sysyref与CLK做等长处理，是TI的资料要求的吗？我没有查阅到。但既然有sysref耦合进去，说明是干扰存在。
hailiang ji：
回复 Kailyn Chen:
www.analog.com/…/JESD204B-Survival-Guide.pdf
我看的ADI的这边文章里面要求Length(clk)<length(SYSREF)<length(clk)+1inch 。干扰存在，耦合路径只是还不非常确定，后面尝试按照楼下的说法把sysref关掉后如果不影响系统正常运行就不会有问题了。
hailiang ji：
回复 Seasat Liu:
我把sysref关闭后，采集信号的频谱里就没有sysref的频谱了，sysref建链后是可以关闭的。谢谢！
