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我们选用DP83848的RMII工作模式，控制PHY 芯片的CPU在一个小扣板上，底板上有两个DP83848。50M的时钟又在扣板上的有源晶振提供，经过一个时钟buffer后，一路输出到到扣板上的CPU，另一路输出经过接插件到底板上，再经过有使能控制功能的时钟buffer输出两路时钟信号，到两个DP83848。底板上的时钟buffer最大的输入输出延迟有5ns,再加上时钟到CPU那一端的线要比到底下PHY芯片的线要端，这样会不会导致掉包？RMII模式下到CPU和到PHY芯片的时钟延迟最大很接受多少，才是安全的？多谢！
Kailyn Chen：
您的意思是，时钟信号到CPU要比到DP83848的时间快很多，通过描述，50MHz有源晶振经过buffer输出直接给CPU，而给两个DP83848的时钟经过底板，又经过另一个buffer输出才到DP83848？ 这样的话，整个链路的jitter以及信号衰减要考虑进去。
那我想，为什么不直接使用一个三路输出的buffer，一路给CPU，两路直接输出给DP83848?
user4124120：
回复 Kailyn Chen:
因为那个扣板早就做好了，当时没有考虑到之后会用RMII的那种模式。底下有一个buffer是想使用它的使能引脚，在需要的时候去停止PHY的时钟。
user4124120：
回复 user4124120:
TI这边有没有那种延迟很小的时钟buffer推荐的。是不是时间延迟做到一定范围内，就没问题了，我看了DP83848的那个datasheet上RX上的数据比那个参考时钟最大要延迟14ns，是不是意味着留给CPU的建立时间最多就6ns?超过这个就会有可能掉包吗?
user4124120：
回复 Kailyn Chen:
我看了datasheet上写了RX上的数据最大比参考时钟要慢14ns,这个是不是意味这留给CPU的建立时间只有最多6ns,超过就会掉包吗？
