CDCE62005 PLL 1.6V,输出频率跑偏了

        使用CDCE62005好几年了，这PCS芯片最近新作了一个项目，50PCS批量出现PLL lock失锁。板上FPGA 输出155.52M的差分时钟给SEC接口。配置OUT0.1输出155.52M的差分时钟。PLL 无法正常LOCK 1.6V。

        这个电路之前有在别的项目上用过，同样的用法同样的寄存器，原来老板卡项目上没有出现问题。新的板卡基本上大部分都无法正常锁定。新板卡目前测试只有5PCS能正常锁定。其他15片都无法正常锁定。测量问题板卡输出155.52M时钟都跑偏掉了，频率不准有的140M，有的180M。

      配置使用寄存器如下，没有用外部的环路滤波器。

user5221875：

      FPGA output 155.52M diff clk to cdce62005 sec PINS.We used the out0 and out1 PINS output 155.52M diff clks.this design we used the old borads are ok.The schematic and the registers are the same.We test the PLL output pin is 1.6V.And the output frequency is not 155.52M.But ti is 140M .

    We used the register congfig is sa below:

 REGISTERS0 EB8403001 EB8403112 204002023 800403034 688603145 10000AB56 04AE00267 BD88BD878 20009D98PORTS0 9D1 FF2 DF3 F9INPUTSPRI 0SEC 155.52AUX 0EXTERNAL COMPONENTSC4 1R4 1C5 1

Kailyn Chen：

失效率这么高，跟以前正常工作的pcs是同一个购货渠道吗？

user5221875：

回复 Kailyn Chen:

是同一个购货渠道

Seasat Liu：

回复 user5221875:

CDCE62005的EVM 软件界面上有个校准的