cdce62005 25M晶振不起振

自己设计的6678原理图，FPGA+DSP6678，FPGA控制6678上电，DSP时钟CDCE62005提供，由外接参考时钟25M晶体提供大体原理是参考开发板设计，相关电路也是采用开发板设计，PD管脚悬空。通过软件工具和手册配置了cdce62005寄存器输出100M和125M，现象是所有输出均没有，PLL_LOCK长低；经测量电源均正常；

寄存器0的值为 EB060320 ，

寄存器1的值为 EB060301  ，

寄存器2的值为 EB060302 ，

寄存器3的值为 EB060303 ，

寄存器4的值为 EB040314，

寄存器5的值为 10000B25  ，

寄存器6的值为 34CE03E6，

寄存器7的值为 95887A47  ，

寄存器8的值为 80009D98 ，

寄存器9的值为 0000001F；

user5869338：

请教一下各位大佬，有没有人知道是什么原因？

Kailyn Chen：

有没有将输出disable？ 输入25Mhz，输出125MHz，您的几个分频系数都是怎么设定的？
另外，选择的哪个VCO? 根据您的输入输出，VCO频率为2000MHz，应该选择VCO2, 因为VCO1的频率最大为1875Mhz。

user5869338：

回复 Kailyn Chen:

你好，分频系数是按照CDCE62005 EVMsoftware设定的，具体的值上面有，选的VCO1，后来没有选VCO，直接通过25M分频也没用输出，测量25M的输入晶振，为高电平