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我在调试ds90ub947-q1 ds90ub940-q1
940端MODE_SEL0配置的是 4 data lanes 1 CSI PORT ACTIVE
可实际使用的是 2 data lanes 1 CSI PORT 我通过修改0x6a[5:4]=10 然后读取到0x37[2:0]=000 这样是不是有问题？
还有一个问题 我测量940输出的clk 只有32k 这个clk是940输出的还是需要soc配置呢？
user4823313：
读到947 0x0c=17 : [1]CRC error(s) detected这是说明我使用的电缆有问题嘛？我是使用15cm导线连接的拜托回复一下
user4823313：
回复 user4823313:
947端 0x0c=17 0x0b=00 0x0a=15
正常模式下940 pass lock 都为高
项目比较急 请帮忙看一下 谢谢
Fery Feng：
你好，
输出模式建议通过硬件配置好，不要在软件上进行修改，因为修改的过程可能会导致PLL重启而出现屏幕闪烁一下。
32K的输出CLK肯定是不对的，看下940的LOCK是否为高，FPD-Link输入是否正常？
另外，建议可以打开940的0x64寄存器的bit 0，使能pattern generator，在测量一下CLK是否为150MHz–300MHz左右？
user4823313：
回复 Fery Feng:
你好 感谢回复
现在输出模式是通过硬件配置的
940端LOCK是高
打开940 pattern generator 0x64=0x11后 CLK还是33KHz
请问一下这是什么原因呢
user5063720：
回复 Fery Feng:
你好，我司采用947+940方案，940连接到imx6q， 目前先进行940 Pattern Generator调试，有如下情况：我往940写入 0x64=35, 0x65=0x04,用示波器测得clk为65兆左右，这是否正确？执行mxc_v4l2_overlay.out看不到任何现象。寄存器值如下图：
