TI中文支持网Lmk04828的疑问如下：
（1）第1页中说，Multi-mode: Dual PLL, single PLL, and Clock
Distribution，该芯片有双PLL、单PLL和时钟分配功能。
疑问：想使用时钟分配模式，则该芯片如何设置？
（2）第28页中The LMK0482x family has up to three reference clock inputs for PLL1. They are CLKin0, CLKin1, and CLKin2，
疑问：CLKin0 CLKin1 CLKin2只是PLL1的时钟输入么？如果不用PLL1，则时钟输入只能从oscin输入么？
（3）第30页中，The device clocks include both a analog and digital delay for phase adjustment of the clock outputs.
The analog delay allows a nominal 25 ps step size and range from 0 to 575 ps of total delay.
The digital delay allows a group of outputs to be delayed from 4 to 32 VCO cycles
疑问：digital delay延时可以关掉么？我们的需求是输出时钟和输入时钟要同相位。
（4）
第31页中，The LMK0482x family supports two types of 0-delay.
1. Cascaded 0-delay
2. Nested 0-delay
疑问：
0-delay是指输出和输入没有相位差么？
Kailyn Chen：
1.看了下数据手册, 这三种模式不是说通过引脚或者某个寄存器配置成工作在哪种模式下的.
可以看下这三种模式的path, 比如使用dual PLL mode的话,通过FIgure17 的 dual mode path,我们知道需要对哪些模块进行配置. 同样时钟分配模式也是的, 我们只要将不需要的模块power down之后,然后 再对相关时钟配置的寄存器进行配置就可以了. 建议使用code loader这个Tool进行配置.
2) CLKin0, CLKin1, CLKIN2是PLL1的参考输入, 也是其他参考输入,比如CLKIN1 还是Fin,FBMUX的参考输入, 是一个多路复用引脚.
OSCIn2 是PLL2的参考输入,还是建议打开code loader或者TICS Pro这个tool看下,distribution tab很明了.
3) Digital delay 可以通过配置寄存器将其power down.
4) 0 delay指的是输入和所有输出有一个固定的相位差, 而不是每路输出和输入都不一样的相位差.
Seasat Liu：
0delay是指输出锁定到输入上了。基本没有延迟，也就是没有相位差。
