LMK04816B EVAL板：DUAL PLL,int vco，0-delay模式中如何理解PDF(N)=VCO Frequency / CLKoutX_Y_DIV / PLL1_N？该功能怎样正确使用？

（1）

使用的是LMK04816B EVAL，CodeLoader加载默认的dual PLL,int vco,0-dela模式,FEEDBACK_MUX选择CLKout8。如下图所示：

经测试，CLKIN_0 122.88MHz与CLKout8 122.88MHz同步。

但根据datasheet P97 (9.1.5 PLL PROGRAMMING)中介绍关于PLL 1的PDF计算，

Reference Path (R) ：PDF(R)=CLKinX Frequency / CLKinX_PreR_DIV / PLL1_R (本例中PDF(R)=122.88/120），

Feedback Path (N)：PDF(N)=VCO Frequency / CLKoutX_Y_DIV / PLL1_N （本例中PDF(N)=122.88/20/120），

此时PDF(R)并不等于PDF(N)（相差20倍），但确实0-deay模式起作用了，输入与输出同步了，

请问如何理解

To lock a PLL the divided reference and divided feedback from VCO or VCXO must result in the same phase detector frequency.

这一句？

（2）

我又做了新的测试： CLKout8输出改为12.288，此时CLKout8_9_DIV为200，其他均不变，但此次CLKout8 12.288MHz与CLKIN_0 122.88MHz并不同步。但奇怪的是，在配置寄存器值不变的（CodeLoader中配置的输入为122.88MHz）情况下，我将实际信号源输入频率改成12.288MHz，发现输入与输出信号反而同步了。
此时，
Reference Path (R) ：PDF(R)=CLKinX Frequency / CLKinX_PreR_DIV / PLL1_R (本例中PDF(R)=12.288/120），
Feedback Path (N)：PDF(N)=VCO Frequency / CLKoutX_Y_DIV / PLL1_N （本例中PDF(N)=122.88/200/120），
此时PDF(R)与PDF(N)还是在相差20倍时输入与输出信号做到了同步。

(在DUAL PLL,int VCO配置中122.88MHz输入两个PLL锁定指示灯都会亮，

但在DUAL PLL,int VCO，0-delay配置中，122.88MHz输入PLL1指示灯不亮，PLL2指示灯亮，

12.288MHz输入PLL1和PLL2指示灯都会亮。)

不知道我对0-delay模式的理解是否有问题，请问应该如何正确使用该功能？

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Kailyn Chen：

1. To lock a PLL the divided reference and divided feedback from VCO or VCXO must result in the same phase detector frequency.
这句话的意思是，如果要使得PLL 锁存的话，或者说PLL锁存的条件是，参考时钟经分频后的信号要和VCO或者VCXO 经分频后的信号频率相等，相位差稳定。在PLL 核心中，PFD（phase detector frequency）就是一个相位和频率比较的装置。
2. 您在Feedback Path (N)：PDF(N)=VCO Frequency / CLKoutX_Y_DIV / PLL1_N （本例中PDF(N)=122.88/200/120）中

122.88Mh是参考输入时钟，不是VCO 频率范围，VCO频率范围是2370MHz～2600Mhz。