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上图是我的测试环境：
1. PAL 黑场信号进入LMH1981，解码输出的HS、VS 信号同时进入LMH1982 和我的FPGA芯片；LMH1982恢复出的CLK 和TOF信号输出至FPGA 作为SDI发送使用；
2. LMH输出的CLK 我目前是配置为148.5M输出；
目前我遇到的问题如下：
1. 在插拔LMH1981的REF输入之后， FPGA 抓取到LMH1982的TOF 与 LMH1981的VS/HS对齐会有两种位置关系（即TOF的位置偏移相对于LMH1981的同步头不是完全确定的）
请问什么原因可能导致以上的问题？
Kailyn Chen：
您好，HS,VS 信号分别给LMH1982和FPGA这里我认为不太妥，这样做不能保证阻抗匹配， 所以不能保证信号的完整性，所以可以先断开HS, VS在FPGA上的连接，测量下LMH1982的输出TOF 与VS,HS是否还会有这种情况？
hua chen：
回复 Kailyn Chen:
Kailyn Chen ，你好！
感谢你的答复，你说的问题点我会去确认。
另外我想再确认下这样的情况除了以上硬件的影响之外，与LMH1982软件的配置会有关系吗？
以下是数据手册的第31页描述初始化顺序时，特别强调了“EN_TOF_RST” “TOF_INIT” 两个BIT位的设置顺序，
红色字体标注的时间要求，如果没有严格执行，会导致我出现我提问的问题吗？ 还是说只会导致时钟的抖动变大？
During the output frame immediately prior to the frame the initialization is to occur:1. Set EN_TOF_RST = 1(register 0Ah) to enable output alignment mode.2. Toggle TOF_INIT (register 0Ah) from 0 to 1 to reset the internal counters. On the next frame, the outputclock and TOF pulse will be initialized (aligned) to the reference frame with line offset programmed toTOF_OFFSET.3. Immediately after the initialization and before the next output frame occurs, clear EN_TOF_RST andTOF_INIT to 0. Otherwise, the output clock will be continually aligned on every output frame whileEN_TOF_RST = 1. Continual alignment which may cause excessive jitter on the output clock (from PLL 2, 3,or 4) due to slight differences in the delay paths of the internal logic. This occurrence of excessive clock jittercan be avoided by disabling output alignment mode (EN_TOF_RST = 0) immediately after the initializationsequence.
Kailyn Chen：
回复 hua chen:
您好，合理的初始化顺序是芯片正常工作的必要条件，我的建议是严格按照这个初始化的流程来，然后一步步排除问题的可能性出现在哪里。
hua chen：
回复 Kailyn Chen:
Kailyn Chen，你好！
我目前是有严格按照以上步骤执行的，规格书第2步描述的“On the next frame, the output clock and TOF pulse will be initialized”，以及第3步描述在下一帧来之前要将该这两个标志复位， 我理解为下图的顺序以及时间要求，不知道正确与否？ 请帮忙确认一下
