锁相环输出时钟可以接输入吗？

有个远端脉冲信号，通过光路传输到本地，需要同步本地时钟信号，但是由于探测器有探测效率问题，会丢失脉冲。可以将锁相环的输出接到输入信号吗？在有脉冲的时候，使用脉冲比对相位，在没有脉冲的时候，使用锁相环的输出来和自己比对保持时钟。各位大神帮看看这样可以吗？会产生正反馈吗？谢谢

Amy Luo：

您好，

您用的是哪个型号的芯片呢

chi zhang2：

回复 Amy Luo:

想用LMX2582

Amy Luo：

回复 chi zhang2:

不太清楚您打算怎样将输入输出连接的，可以画个示意图吗
不管怎样，在pll系统中，vco是用来跟踪基准时钟的。如果参考时钟来自VCO，那么它将成为一个无限循环，永远不会锁定。

chi zhang2：

回复 Amy Luo:

大致的想法如图：前面是时钟不连续，想加个探测开关，有时钟输出时钟，没有输出VCO输出时钟，PLL输入和输出时钟应该相位一样，会保持吧。这样由时钟的时候追踪相位，没有的时候保持，时间会长点，但是可以锁定吧？不知道这样的方案时候可行？

Amy Luo：

回复 chi zhang2:

Feedback divider模块的输出可以至PD，但是没有引出管脚可以连至Clock fill模块吧？
Clock fill模块的功能是什么呢

chi zhang2：

回复 Amy Luo:

可以加个时钟多路驱动吧。

clock fill的功能是填补外部缺失的时钟。想法就是高频时钟检测外部输入断续时钟，控制开关。如果有外部时钟有沿输出外部时钟，如果没有，输出VCO的时钟

Amy Luo：

回复 chi zhang2:

假设SPDT 处于clkin位置，PLL 将锁定到clkin信号。
当SPDT 断开时（在连接到VCOCLK 位置之前），PLL 将失去锁定。结果，VCO频率立即漂移。
一旦VCOCLK位置确定，PLL也将失去锁定，因为其参考时钟（=VCO频率）正在漂移。
系统是具体是想实现什么功能呢

chi zhang2：

回复 Amy Luo:

需要实现的功能是锁定clkin时钟，但是clkin时钟会缺失，于是希望用vco的输出时钟来补齐，使得cklin没有脉冲时，用VCO自己和自己比较鉴相，没有相差而保持。有clkin时再切回去追踪。

Amy Luo：

回复 chi zhang2:

由于将PLL的VCO 输出返回其参考时钟不起作用，您要么需要第二个参考时钟，要么需要一个延迟设备来保持系统性能。
如果不需要良好的延迟精度，可以使用LMX048XX系列抖动消除器。第一个锁相环将继续锁定，即使其参考时钟丢失，频率精度也相当高。
如果需要良好的延迟精度，则需要诸如lmk05318之类的DPLL 。

chi zhang2：

回复 Amy Luo:

不太明白，有简单的框图可以说明以下吗？