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1.根据手册说明（如上图），将Ftest/LD引脚配置为0x02(PLL DLD)，LD_TYPE配置为0x03(Output push-pull))。请问 Ftest/LD输出什么电平表示PLL已锁定？
2.将SYNC_POL_INV配置为1（低电平有效），SYNC_TYPE配置为2（下拉输入），同时 SYNC 引脚已下拉1K到地。请问，这样只需配置NO_SYNC_CLKoutX_Y来打开自动同步？
商祺，谢谢！
Kailyn Chen：
1. 您好，这个引脚Ftest/LD 是通过配置LD_MUX 和LD_TYPE使得Ftest/LD输出逻辑高低电平从而用来对microwire接口进行debug的，看是否microwire的配置是否正确。
2. 是的，将sync极性和类型配置好之后，NO_SYNC_CLKoutX_Y需要配置为0， 另外也需要配置PLL_N位，参考datasheet中的描述：
After programming PLL_N value, a SYNC must occur on channels using this divide value. Programming PLL_N does generate a SYNC
event automatically which satisfies this requirement, but NO_SYNC_CLKoutX_Y must be set to 0 for these clock groups
user6130905：
回复 Kailyn Chen:
谢谢Kailyn Chen的回复！
第2个问题，还是有点没弄明白。根据手册（如下图），我将所有的“NO_SYNC_CLKoutX_Y”配置为0（允许同步），SYNC_TYPE配置为2(下拉输入，硬件已下拉1K至GND)。将SYNC_POL_INV配置为0才有时钟输出，配置为1时反而没输出。请问：数据手册是这样，而是反的？
