TI中文支持网专家好:
最近用一块板子调试 利用 6455 64bit EMIF从 FPGA 中 做的 FIFO 搬数， EMIF 采用 同步 64位FIFO方式 ，DMA 也设置为增地址模式，调试中发现 ，EMIF对FIFO 的读使能信号经常存在中途有脉冲的情况，而不是 spru973中关于 同步 FIFO 中 读使能信号 常高或常低状态。 而且 从 fifo中搬的数存在丢数现象。 32位时不存在这个现象，改变 控制 CE 寄存器的 值，尤其是 latence 不起作用，请问还可以 改变那一部分 参数，可以解决问题，目前 aeclkout 采用 外部时钟100M输入
noaming：
您好，
EMIF对FIFO 的读使能信号经常存在中途有脉冲，感觉并不像是EMIF控制器自动发出的，请先确定脉冲的来源，是否属于其他干扰的情况。
Jacob1：
你好，你在FPGA中使用的IP核还是自己写的代码？之前我们做过调试，直接使用的是xilinx的FIFO的IP核，发现时序和实际要求的还有点差别，前2位会读数读不出来。
会不会FPGA写入FIFO太快了，FPGA和DSP之间的时序有点对不上？建议FPGA端Chipscope看看，查一下时序。
Jacob1：
你好，你在FPGA中使用的IP核还是自己写的代码？之前我们做过调试，直接使用的是xilinx的FIFO的IP核，发现时序和实际要求的还有点差别，前2位会读数读不出来。
会不会FPGA写入FIFO太快了，FPGA和DSP之间的时序有点对不上？建议FPGA端Chipscope看看，查一下时序。
