TI中文支持网本人在使用C6455 EMIFA口从FPGA循环读取数据时，发现每次读取需要15、6个时钟周期！（根据CE信号高低变化观察获得，主要是CE为高电平的时间太长！）
我测试的是CE2口，设置为异步访问方式，数据宽度64位。按照芯片EMIF使用手册，CE为低的时间由rsetup/rstrobe/rhold三个参数决定，这几个参数我已经设置成最小的；CE为高的时间由AWCC寄存器中的TURN-AROUND(TA)参数决定，我设置该参数为默认值3，可是CE为高电平的时间仍然有十来个周期！
小弟对此十分困惑，请专家帮忙解答一下！不甚感激！
Shine：
你好，
写正常吗？ 是不是只有读有这个问题？
ARDY管脚怎么接的？
tony gao：
回复 Shine:
ARDY管脚是悬空的，写还没试过！
Shine：
回复 tony gao:
ARDY管脚悬空的话，看一下CFG.AE位有没有设成0 （ARDY pin disabled）？
tony gao：
回复 Shine:
这个已经设成0了！我的DSP程序是用C语言实现的，是不是没有汇编效率高，指令执行时间加长，从而造成读周期也相应变长！
Shine：
回复 tony gao:
试试用EDMA方式， 应该能改善
WEI WANG22：
你好，问下你问题解决没？我的也是这个问题，DM6437 EMIF和FPGA通信（双口ram），EMIF只有8个数据线，CS3频率只有5M左右。。高电平持续时间太长了。不知道你问题解决没？求指导~
