C6748中UPP发送接收的时钟源切换问题

C6748中UPP接收的时钟源来自于外部引脚，当需要UPP发送的时候，需要切换到DSP的内部时钟PLL0，两者之前切换有没有什么延时或者影响？

Tony Tang：

uPP的A，B通道可用不同的clock，为什么要切换？

Victorsunhao：

回复 Tony Tang:

如果我想用FPGA与DSP之间进行通信，FPGA发送大批量数据给DSP，DSP发送部分命令给FPGA，那么UPP接口就可以胜任了吗？

Tony Tang：

回复 Victorsunhao:

可以，都是数据传输，没什么不可以的。