C6713，DSP EMIF外接FPGA，什么情况下FPGA会一直占用数据总线

DSP给FPGA发送一个数据后，CE2n信号一直为低，TED、TEA一直为刚发的数据地址和数据。

/* EMIF配置 */ *(int *)EMIF_GCTL = 0x00003060;/* EMIF global control register */
*(int *)EMIF_CE1 = 0xFFFFFF23; /* CE1 – 16-bit asynch access */
*(int *)EMIF_CE0 = 0xFFFFFF30; /* CE0 – SDRAM */
*(int *)EMIF_CE2 = 0x3233C823; /* CE2 – 32-bit asynch on daughterboard */
*(int *)EMIF_CE3 = 0xFFFFFF13; /* CE3 – 32-bit asynch on daughterboard */

穷寇莫追：

什么情况下CE2信号会一直为0啊，DSP一直给FPGA写数据也是CE信号高低变化的，不会出现只有低电平。有大神遇到这种问题吗

Shine：

回复 穷寇莫追:

HOLD信号有没有被拉低?

穷寇莫追：

回复 Shine:

HOLD信号的确接到了FPGA IO口，但是程序中根本没有用到它，也没定义什么的。顺便问个问题，怎么用DSP写FPGA 配置的多个FIFO，用不同的地址表示不同FIFO数据。

Shine：

回复 穷寇莫追:

HOLD管脚不用的话，拉高到无效电平，避免误操作。

Shine：

回复 Shine:

这个不行吧，FIFO本身没有地址啊

穷寇莫追：

回复 Shine:

就是DSP给不同的地址写数据，FPGA接收这些地址的数据后存到FIFO中。FIFO是异步的，怎么设计写FIFO的时钟和使能信号啊

Shine：

回复 穷寇莫追:

谢谢分享！