TI中文支持网各位大咖，
刚刚接手老板一个DSP的项目，CPU为TMS320C6455，主要就是滤波器工作。用simulator仿真，通过profile-clock观察一次定点乘法需要20个时钟周期，一次乘累加需要40个周期左右。
另外，除了用CCS3.3里面的clock统计工具，还使用了clock()函数和TSCH等手段评估时间，得出的时钟周期数目也都相差无几。
请问各位大咖，这是一个正常数值吗？还是我的计算手段有偏差？记得datasheet上写的是每个时钟周期可以完成8次乘累加的。
小弟不才，谢谢各位！
noaming：
每个时钟周期可以完成8次乘法，是指在做多个乘法运算时，最理想的流水线处理结果。
单个乘法肯定要耗费多个时钟周期。但20个时钟周期，我就不太确定了，你可以看看对应的汇编代码
