TI中文支持网TI的工程师：
我们项目现在需要用dsp6748接多个codec（不止一种codec），都是用IIC0连接的，在调试IIC时（暂时还是单独调试）遇到IIC时钟拉低就拉不高的情况，检查IIC的配置是没有问题，硬件电路也查不出什么毛病，所以想问一下这是什么原因导致的。
Shine：
请问SDA, SCL上接上拉电阻了吗？c6748是做master还是做slave？
user5054519：
回复 Shine:
都接了1.4K的上拉电阻，电压为3.3v6748都是做主的
Tony Tang：
user5054519在调试IIC时（暂时还是单独调试）遇到IIC时钟拉低就拉不高的情况，检查IIC的配置是没有问题，硬件电路也查不出什么毛病，所以想问一下这是什么原因导致的。
请问是第一个CLK高到低后就拉不高，还是运行一段时间后拉不高？可以的话，上传一个波形来看一下。
下面的上拉电阻1.4K有点小，5K比较合适，当然这与CLK不能拉高没关系。
user5054519：
回复 Tony Tang:
第一个clk拉低后就拉不高了，波形就全是低电平
Tony Tang：
回复 user5054519:
#1. 检查PINMUX配置是否正确？
#2. 配置成GPIO看能不能控制拉高拉低？
user5054519：
回复 Tony Tang:
用GPIO模拟过，情况还是一样pinmax配置也是没有问题的
Tony Tang：
回复 user5054519:
user5054519用GPIO模拟过，情况还是一样
你是说在GPIO模式下也不能控制这个管脚的高低状态吗？如果是，那么这个管脚可能损坏了。还有别的板子可以对比测试吗？
user5054519：
回复 Tony Tang:
能说下可能会导致时钟拉不起来的原因吗
user5054519：
回复 Tony Tang:
能说下可能会导致时钟拉不起来的原因吗
Tony Tang：
回复 user5054519:
user5054519能说下可能会导致时钟拉不起来的原因吗
你是说在GPIO模式下也不能控制这个管脚的高低状态吗？如果是，那么这个管脚可能损坏了。还有别的板子可以对比测试吗？
